4.4 边沿触发器

 

4.4  边沿触发器

边沿触发器是指触发器的状态转换发生在时钟脉冲CP的上升沿或下降沿，并且其次态只与CP上升沿或下降沿的输入信号有关。对于边沿触发器来说，只要求在进行状态转换时边沿附近的输入信号保持恒定，而不要求在CP某个持续期间保持恒定，所以降低了对输入信号的要求，提高了触发器的抗干扰能力。本节主要介绍维持阻塞D触发器和边沿J-K触发器这两种边沿触发器。

4.4.1  维持阻塞D触发器

1．维持阻塞D触发器的电路结构及工作原理

维持阻塞D触发器的电路原理图如图4-19所示。可见它由3个R-S触发器构成。下面分析其工作原理。

图4-19  维持阻塞D触发器电路原理图

当D=1时，CP=0，则门2、门3的输出均为1，所以门1的输出为0，而门4的输出为1，所以当CP由0变为1时，门3的两个输入端均为1，所以输出为0，进而使门6的输出为1。由于门1的输出为0，所以门2输出仍为1，这样门5的两个输入均为1，输出为0，所以从时钟上升沿算起，经过2～3个时钟延迟，信息D=1就传送到了输出端，使触发器处于1态，即Q=1，Q'=0。如果在CP=1期间，外界因素使D由1变为0，则门1的输出变为1，但门3的输出0使门2输出的1维持不变，门3 的输出0又使门4的输出维持不变，所以门5和门6的两个输入均不变，其输出仍为1态。可见，在CP=1期间，输入信号的变化由于电路自身的反馈作用，不会影响输出状态。这就克服了前面主从J-K触发器的缺点。

当D=0时，CP=0，则门1﹑门2和门3的输出均为1，这样门4的两个输入均为1，所以输出为0。当CP由0变为1时，由于门4的输出为0，所以门3的输出不变，仍为1。这时门2的3个输入均为1，输出为0，所以门5输出为1，这样门6两个输入均为1，输出为0，于是从时钟上升沿算起，经过3个时钟延迟，信息D=0转送到输出端，使触发器处于0态，即Q=0，Q'=1。如果在CP=1期间，外界因素使D由0变为1，由于门2的输出为0，所以门1输出不变，进而电路中其他输入端不变，于是触发器仍维持0态不变。

由以上分析，可以写出D触发器的真值如表4-11所示，D触发器的逻辑符号如图4-20所示，可见CP输入端没有小圆圈，表示D触发器是在CP上升沿发生状态更新的。

表4-11  D触发器的真值表

                             图4-20  D触发器的逻辑符号

根据真值表可以写出D触发器的特征方程：

                  Q*=D                                （4.8）

为更好地理解D触发器的工作过程，给出D触发器的工作波形，如图4-21所示。

图4-21  D触发器的工作波形

2．维持阻塞D触发器的异步置0和置1

如图4-22所示为D触发器的异步工作方式。下面来分析这个电路。

图4-22  D触发器的异步工作方式

（1）当S_D'=0，R_D'=1时，门6的输出Q=1，门4的输出为1。若CP=1，门3的3个输入均为1，输出为0，所以门2的输出为1，这样门5的3个输入均为1，所以其输出Q'=0。若CP=0，门2输出为1，所以门5的3个输入均为1，输出Q'=0。可见当S_D'=0，R_D'=1，无论D和CP为何值，触发器的输出状态均为Q=1，Q'=0，实现了D触发器的异步置1。

（2）当S_D'=1，R_D'=0时，门5的输出为Q'=1，同时门3的输出为1，这样门6的3个输入均为1，所以其输出Q=0。于是触发器的输出状态为Q=0，Q'=1，实现了D触发器的异步置0。

为更好地掌握D触发器的这一工作方式，给出具有异步工作方式的D触发器的工作波形，如图4-23所示。

图4-23  D触发器的工作波形图

4.4.2  边沿J-K触发器

前面讲的D触发器是上升沿边沿触发器，而边沿J-K触发器则是下降沿触发的。边沿J-K触发器的电路工作原理图如图4-24所示。下面来分析它的工作原理。

图4-24  边沿J-K触发器电路工作原理图

首先分析同步工作方式，即S_D'=1，R_D'=1时，在CP=1期间，Q=（Q'+Q' S'）'=Q，Q'=（Q+QR'）'=Q'，所以触发器状态保持不变，且此时S'=（JQ'）'，R=（KQ）'储存了输入信号。当CP下降沿到达时，基本R-S触发器进行状态更新。值得注意的是，在设计电路时，一定要使门1﹑门2的延迟时间比与或非门构成的基本R-S触发器要长，这样在基本触发器完成状态更新之前，门1和门2的输出S' 和R' 保持不变。

Q*=（S'·（R' Q）'）'

=S+R' Q

=JQ'+（K'+Q'）Q

=JQ'+K' Q

而且因为CP=0，门1和门2的输出一定为1，不会受J、K的变化的影响（也叫做CP的0输出封锁了门1和门2），但S' =R' =1是滞后于基本触发器的状态更新的，所以触发器保持新状态不变。

可见，边沿J-K触发器明显的优点是，在CP=1和CP=0的持续期间，触发器的状态都不会受到J、K端输入信号的变化的影响，而只有在CP下降沿到来时，电路中的基本R-S触发器才会根据输入端预存在门1和门2里的信息进行状态更新，而且更新后的状态会一直维持到下一个CP下降沿到来为止。这样就克服了前面所讲的二次翻转现象，具有较强的抗干扰能力。下面给出边沿J-K触发器的工作波形，如图4-25所示。

图4-25  边沿J-K触发器的工作波形图

边沿J-K触发器的真值和逻辑符号如表4-12和图4-26所示。

表4-12  边沿J-K触发器真值表

                                                     图4-26  边沿J-K触发器的逻辑符号

根据真值表，可以写出它的特性方程：

Q*=JQ'+K' Q

S_D'=R_D'=1                           （4.9）

或

Q*=S_D+R_D'

S_D=R_D'                             （4.10）

可见边沿J-K触发器的真值表和特性方程与主从J-K触发器是相同的。